在芯片设计复杂度呈指数级增长的今天，数字前端验证正面临前所未有的挑战。

大模型技术引发的 AI 产业革命不仅在重塑芯片验证的方式、效率和可能性，也在催生新的验证需求：一方面，如何利用 AI 工具大幅提升验证生产力，缩短验证周期；另一方面，应用与架构的快速演进也带来了 FPU、RISC-V 核心等关键设计的验证难题，而超大规模 SoC 设计的复杂度提升也对硬件辅助的系统级验证提出了迫切需求。

与此同时，3nm 工艺量产和 Chiplet 异构集成加速落地，传统时序约束管理与验证流程在准确性、效率和可扩展性方面面临新的挑战，也让 DFT 验证收敛成为 Tape-out 前的瓶颈之一。叠加新能源汽车、eVTOL 等新兴领域对功能安全的严苛要求，ASIC 和 FPGA 验证工程师亟需更智能、更高效、更可靠的解决方案来应对这些挑战。

作为全球EDA验证领域的重要技术领导者，西门子EDA基于新一代 Questa™ One 智能验证平台、联合 Veloce™ 硬件加速平台构建了完备的验证技术方案。本次大会将聚焦两大方向：一是面向 RTL 设计与验证全流程的效率提升与收敛优化，涵盖 AI 驱动的 RTL 设计与验证，以及时序约束管理、覆盖率收敛和 DFT 收敛等关键环节；二是面向关键应用场景与专项挑战的验证解决方案，包括 RISC-V 核心与 FPU 的高置信度形式化验证、面向汽车与 eVTOL 的功能安全验证，以及从 IP 到系统的高质量验证 IP 方案。

西门子EDA诚邀您参与‌2026验证技术研讨会‌深圳站与杭州站活动，共同探索智能化时代的验证技术新路径，在验证创新的浪潮中把握先机！